数字电子技术是普通高校电子类相关专业的必修课程，主要包含组合逻辑电路和时序逻辑电路两部分内容及其应用。数字电子技术又是一门实践性很强的课程，需要学生动手做实验来加深对数字逻辑芯片工作原理的理解。数字电路实验离不开数字逻辑芯片，很多高校每年都会采购一批数字逻辑芯片，芯片复用率很低，造成了数字逻辑芯片的严重浪费。
数字电路实验会使用到许多不同类型的数字逻辑芯片。由于储存方法不当、实验平台不完善、学生不规范操作等原因，数字ic设计前端和后端哪个钱景好，数字逻辑芯片经常发生损坏。由于其故障类型多样、检测过程繁琐，因此实验室管理人员难以及时排查故障芯片。本文基于芯片ESD保护原理、故障字典法研究设计了一种数字逻辑芯片自动化检测系统。该系统可检测数字逻辑芯片是否有短路、断路和逻辑功能错误等故障，并可确定具体的故障引脚位置，通过LCD液晶屏或上位机将检测结果展示给用户。经过实际的试验和数据分析可以得出:该检测系统可以较好地检测数字逻辑芯片故障，单枚芯片检测时间大约为3秒，且检测准确率高达99.4%、运行功耗低至0.44W。非常适合在开设数字电子技术课程的高校中推广应用，数字ic设计推荐，同时也可用于芯片制造公司的成品检测。
数字IC中硬件木马
由于当今集成电路设计行业各个阶段的相对独立性，同时芯片设计与芯片制造过程分离的产业形式，导致攻击者可能在芯片设计与制造环节中，将带有特定恶意功能的“硬件木马”电路植入到芯片内部的硬件电路中。然而，集成电路芯片早已广泛应用于国民经济的各个领域，一旦遭受“硬件木马”攻击，必给社会各方面带来严重后果。
首先根据AES算法原理，设计并优化了一个128位的AES加密电路，并将其作为原始参考设计，在其中实现各种不同类型的硬件木马，然后从以下三个相对独立的方向着手来探索数字IC设计领域中硬件木马的特性与检测方法：FPGA设计流程，数字ic设计，首先在片上实现我们的原始AES加密设计以及植入有木马的AES设计，然后利用Nios II软核处理器搭建测试平台，来进行AES模块的测试以及其中硬件木马的检测；ASIC设计流程，通过完成原始AES加密模块和植入有木马的AES设计的后端实现并比较例如时钟树结构之类的指纹信息、旁路信息，探索数字ASIC设计中检测硬件木马的潜在方法；电路的概率签名理论，首先简要介绍这一理论的数学原理，然后尝试运用其来分析我们的AES设计中某一功能模块的等价性。
1、几种常用数制
1.1、十进制
十进制的每一位由0~9十个数码表示，低位和相邻高位之间的关系是“逢十进一”。计数方式：0→1→。。。→9→10→11→。。。→19→20→21→。。。→29→30→31。。。
1.2、二进制
二进制的每一位由0、1表示，低位和相邻高位之间的关系是“逢二进一”。计数方式：0→1→10→11→100→101。。。
1.3、八进制
八进制的每一位由0~7表示，低位和相邻高位之间的关系是“逢八进一”。计数方式：0→1→。。。→7→10→11→。。。→17→20→21→。。。→27→30→31→。。。
1.4、十六进制
十六进制的每一位由0~9、A、B、C、D、E、F十六数码表示，低位和相邻高位之间的关系是“逢十六进一”。计数方式：0→1→.。。。→9→A→B→C→D→E→F→10→11→。。。1F→20→21→。。。→2F→30→31。。。
2、不同数制之间的转换
2.1、二进制与十进制转换
2.1.1 二-十转换
将二进制数的第N位数值乘以第N位的权重，其中第N位的权重为2?（注：m位二进制数从右向左分别记为第0，1，。。。，m-1位，位是第0位，联发科数字ic设计，位是第m-1位），然后将相乘的结果按十进制数相加，就可以得到等值的十进制数。
举个栗子：（101）?=1×22 0×21 1×2?=（5）?? ，这个二进制数第2位是1，它的权重是22，相乘为1×22；第1位是0，它的权重是21，相乘为0×21；第0位是1，它的权重是2?，相乘为1×2?，后将每一位的乘积按十进制运算相加。
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